Universidade Federal de Santa Catarina

Departamento de Informática e Estatística

Curso de Graduação em Ciências da Computação

INE 5406 - Sistemas Digitais

Prof. José Luís Güntzel guntzel@inf.ufsc.br semestre 2008/1

Especificação do Trabalho Prático (T)

N^o	Objeto do Trabalho Prático
1	DMAC. Controlador de Acesso Direto à Memória de um canal, capaz de controlar a transferência de um bloco de dados entre a memória e um periférico ou vice versa. Um bloco é pelo seu endereço inicial e o número de palavras. Assumir que cada palavra tem 1 byte. O sistema pode ter mais de um periférico.
2	FIFO: fila do tipo “First-In-First-Out” usando memória RAM interna do FPGA. Assumir que os dados tem tamnho de 1 byte. O número de palavras da FIFO deve ser maior que 15. Deve ser possível inserir um dado, retirar um dado e verificar o status da FIFO (endereço de início e de fim).
3	Processador simples. Sistema digital completo (BO e BC) de um processador com conjunto de instruções muito simples. Exemplo de referência: processador hipotético “Neander”.
4	Sistema digital (BO e BC) que implemente a adição em ponto flutuante segundo o padrão IEEE 754.
5	Sistema digital (BO e BC) proposto pelos alunos (a combinar com o professor…)

Instruções:

1. Instruções gerais:

O trabalho deve ser desenvolvido em grupo.
Cada grupo será formado por 2 ou 3 estudantes (nem mais, nem menos) da mesma turma prática.
Os assuntos acima serão sorteados na aula prática do dia 16/5/2008. Se um dado assunto for sorteado 3 vezes em uma turma, ele será retirado dos sorteios subseqüentes (na mesma turma).

2. Passos do Projeto

Procurar bibliografia a respeito do problema a ser resolvido e as soluções existentes.
Discutir com o professor detalhes da especificação do trabalho.
Planejar a solução, documentando-a com texto descritivo, diagramas de blocos, diagramas de estados, tabelas e o que mais for necessário.
Descrever a solução usando linguagem VHDL.
Realizar a compilação e a síntese para um dispositivo FPGA Altera da famíla Stratix II oo III.
Realizar a validação por meio de simulação funcional com atrasos.
Preparar um Relatório seguindo o modelo de artigo da IEEE.
Relatório deve conter:

Nome e mail dos membros do grupo.
Seção “1. Introdução”, descrevendo o problema.
Seção “2 Solução Adotada”, detalhando a solução adotada e mostrando diagramas de estados, tabelas de estados e de saída, diagrama de blocos e demais elementos.
Seção de “3. Resultados da Síntese”, detalhando os resultados da síntese (identificar o código do dispositivo FPGA adotado), falando da quantidade de recursos (ALUTs, flip-flops, bits de memória RAM/ROM, pinos do FPGA), atraso crítico, caminho crítico e demais características temporais.
Seção de “4. Resultados da Validação”, com descrição da estratégia de simulação adotada e formas de ondas dos principais casos. Comentar o espaço de entrada (número de vetores de entrada etc).
Seção de “5. Conclusões” do trabalho.
Seção “6. Referências Bibliográficas”, com a lista de referências consultadas.

Qualquer que seja seu projeto, considere a existência de um estado de Reset, o qual pode ser atingido por meio de um sinal de reset assíncrono.

3. Apresentação do Trabalho:

Na aula prática do dia 6/6/2008 cada grupo deverá entregar para o professor (em paper) uma versão inicial do relatório contendo as seções 1 e 2, com conteúdo conforme descrito acima.
A apresentação final dos trabalhos será feita nos horários das aulas práticas, conforme previsto no cronograma da disciplina. Nestas aulas, a versão final do relatório deverea ser entregue.
O professor poderá solicitar aos alunos que compilem o código e simulem o circuito no momento da apresentação. Serão feitas perguntas endereçadas a cada aluno (ou por meio de sorteio feito na hora). Desta forma, os alunos de um mesmo grupo poderão receber notas diferentes.